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    • 专利摘要:
    DieErfindung betrifft ein in Planartechnik hergestelltes Leistungs-Halbleiterbauelementmit einem Halbleiterkörper(1) des einen Leitungstyps, in dessen an eine Hauptoberfläche (2)angrenzenden Oberflächenbereichwenigstens ein Halbleitergebiet (7) eines anderen, zu dem einenLeitungstyp entgegengesetzten Leitungstyps eingebettet ist. In deman die Hauptoberfläche (2)angrenzenden Oberflächenbereichdes Randabschlusses (60) des Halbleiterbauelements ist eine mindestens eineVertiefung (21, 22) aufweisende oberflächennahe Struktur derart angeordnet,dass die Oberflächenstruktur innerhalbder Raumleitungszone (18) liegt, die sich bei einer an dem Übergangzwischen den Halbleitergebieten (1, 7) entgegengesetzten Leitungstypsanliegenden Spannung ausbildet. Dadurch wird eine bessere Ausnutzungder maximal erreichbaren Sperrspannung und die Vermeidung von Instabilitäten erreicht.
    公开号:DE102004012884A1
    申请号:DE102004012884
    申请日:2004-03-16
    公开日:2005-10-06
    发明作者:Arno Dr. Rer.Nat. Neidig
    申请人:IXYS Semiconductor GmbH；
    IPC主号:H01L29-06
    专利说明:
    [0001] Dievorliegende Erfindung betrifft ein in Planartechnik hergestelltesLeistungs-Halbleiterbauelementmit einem Halbleiterkörperdes einen Leitungstyps, in dessen an eine Hauptoberfläche angrenzendenOberflächenbereichwenigstens ein Halbleitergebiet eines anderen, zu dem einen Leitungstypentgegengesetzten Leitungstyps eingebettet ist.
    [0002] Leistungs-Halbleiterbauelementezeichnen sich durch eine hohe Spannungsfestigkeit aus. Beispielefür solcheHalbleiterbauelemente sind Thyristoren oder Dioden. Zur Erzielungeiner hohen maximalen Sperrspannung ist die Ausbildung des Randabschlusseseines Halbleiterbauelementes von besonderer Bedeutung. Eine wesentlicheAufgabe des Randabschlusses liegt darin, die elektrische Feldstärke derartzu steuern, dass ein verfrühter Durchbruchim Sperrfall vermieden wird. Um dies zu erreichen, müssen imSperrfall die Äquipotentiallinien imBereich des Chiprandes definiert aus dem Inneren des Bauelementesan dessen Oberflächegeführt werden.Eine weitere Aufgabe des Randabschlusses ist die Abschirmung desChiprandes gegen elektrische Ladungen und chemische Einflüsse, dielokale Feldstärkeerhöhungen undeine Erniedrigung der maximalen Sperrspannung oder parasitäre Sperrströme bewirkenkönnen.Verschiedene Ausführungenvon Randabschlüssenwerden beispielsweise beschrieben in J. Baliga „Modern Power Devices", John Wiley & Sons, 1987, S.93-131.
    [0003] BeiHochleistungs-Halbleiterbauelementen, die aber nicht in Planartechnikhergestellt sind, ist es bekannt, den Chiprand durch mechanischesBearbeiten zu strukturieren, um eine Dehnung der Raumladungszonezu erreichen, die das elektrische Oberflächenfeld reduziert. Für in Planartechnikhergestellte Leistungs- Halbleiterbauelementekommt die mechanische Bearbeitung aber nicht in Frage, da alle Verfahrensschrittebis zum Zerteilen in einzelne Chips am Wafer zu erfolgen haben.Auch die in der DE34 22 051 A1 beschriebene Ätztechnik zur Offenlegung despn-Übergangsscheidet bei Halbleiterbauelementen in Planartechnik aus.
    [0004] ZurErhöhungder maximalen Sperrspannung von Leistungs-Halbleiterbauelementen finden feldbegrenzendeRinge, die auch als Guard-Ringe bezeichnet werden, sowie sogenannteChannelstopper Verwendung.
    [0005] Die EP 0 361 318 A2 beschreibteinen Planarthyristor mit mehreren Guard-Ringen und einem Channelstopper. Guardringeund Channelstopper liegen innerhalb des Bereichs des Halbleiterkörpers, dervon einer durch Isolationsdiffusion hergestellten Zone umschlossenwird.
    [0006] DieGuard-Ringe könnenzwar das Oberflächenfeldwirksam reduzieren, bieten aber keine Lösung gegen die Wirkung vonOberflächenladungen, dadie zwischen den Guard-Ringen liegenden niedrig dotierten Bereichesehr empfindlich auf frei bewegliche Oberflächenladungen und polarisierbareMolekülereagieren, was zu einer Inversion der Oberfläche und damit zu einer leitendenVerbindung zwischen den Guard-Ringen führen kann. Beim Anlegen relativ hoherSpannungen und der Ausbildung einer relativ tiefen Inversionsschichtkann der Channelstopper die Ausbildung eines Kanals (Channel) undparasitärer Leckströme nichtverhindern, wenn die Inversionsschicht bis unmittelbar an den Channelstopperreicht und sich dort hohe Feldstärkenausbilden, was zur Injektion von Ladungsträgern in die Raumladungszone führen kann.
    [0007] Eine ähnlicheFunktion wie die Guard-Ringe haben sogenannte „Junction Termination Extensions" (JTE), wie sie beispielsweisein der US 4 927 772 oderder DE 195 31 369 beschriebensind. Aber auch die Junction Termination Extensions haben die gleichenNachteile wie die Guard-Ringe.
    [0008] Esist auch bekannt, die Guard-Ringe und JTE-Strukturen mit sogenanntenFeldplatten zu kombinieren, um den Einfluss von Oberflächenladungen weitgehendzu unterdrücken.Diese sind beispielsweise in der US4 468 686 , US 5 714396 , DE 199 33 985 und DE 199 42 679 beschrieben. Über denFeldplatten ist im allgemeinen eine Schicht aus einem beständigen,haftfesten Kunststoff aufgebracht, wie beispielsweise Polyimid,um elektrische Überschläge infolgeder aus Platzgründenkurzen Distanz der Feldringe zu vermeiden.
    [0009] Die DE 100 51 909 A1 beschreibteinen Randabschluss fürein Leistungs-Halbleiterbauelement,bei dem der Ort der Krümmungund Verdichtung der Äquipotentiallinienin ein vertikal verlaufendes Isolatorgebiet verlegt wird. Die Durchbruchsfeldstärke desdas Isolatorgebiet bildenden Isolators besitzt einen deutlich höheren Wertals das den Halbleiterkörperbildende Halbleitermaterial. Diese höhere Durchbruchsfeldstärke sollstärkereKrümmungen undVerdichtungen der Äquipotentiallinienerlauben, wodurch sich eine beträchtlicheVerringerung des Flächenbedarfserreichen lässt.Entscheidend ist, dass der Halbleiterchip im Randbereich tief eingeschnittenist. Der Einschnitt erstreckt sich nahezu über die gesamte Tiefe der Raumladungszone,die sich bei der maximal anliegenden Sperrspannung zwischen denHalbleitergebieten entgegengesetzten Leitungstyps ausbildet. Nachteiligist die relativ aufwendige Herstellung des vertikalen Randabschlusses.Darüberhinaus wird der Chip am Rand geschwächt, was insbesondere bei derHandhabung und der Zerteilung der Wafer in einzelne Chips von Nachteilist.
    [0010] Ausder US-A 4 137 123 sind in der Art einer Waffel ausgebildete Oberflächenstrukturenfür Solarzellenbekannt. Die waffelförmigenStrukturen sind dazu bestimmt, Reflektionen an den Solarzellen zu verringern.
    [0011] DerErfindung liegt die Aufgabe zugrunde, ein relativ einfach in Planartechnikherzustellendes Leistungs-Halbleiterbauelement zu schaffen, bei demsowohl die Ausbildung schädlicherFeldspitzen im Randabschluss vermieden als auch die Wirkung vonOberflächenladungenabgeschwächtwird.
    [0012] DieLösungdieser Aufgabe erfolgt erfindungsgemäß mit den im Patentanspruch1 angegebenen Merkmalen.
    [0013] Beidem erfindungsgemäß in Planartechnik hergestelltenLeistungs-Halbleiterbauelementist in dem an die Hauptoberflächeangrenzenden Oberflächenbereichdes Randabschlusses eine oberflächennaheStruktur ausgebildet, die mindestens eine Vertiefung aufweist. DieOberflächenstrukturist derart ausgebildet, dass sie vollständig innerhalb der Raumladungszoneliegt, die sich bei einer an dem Übergang zwischen den Halbleitergebietenentgegengesetzten Leitungstyps anliegenden Spannung ausbildet. DieOberflächenstruktursollte sich nur übereinen Bruchteil der Raumladungszone in die Tiefe des Halbleiterkörpers erstrecken.Dadurch unterscheidet sich die Struktur von dem vertikalen Einschnittin den Halbleiterkörper,den die DE 100 51 909A1 beschreibt. Vorteilhafterweise wird die erfindungsgemäße Oberflächenstrukturin Verbindung mit Feld- bzw. Guardringen eingesetzt, wie sie beihochsperrenden planaren Leistungsbauelementen eingesetzt werden.Die erfindungsgemäße Oberflächenstrukturmuß nämlich nichtin der gleichen Genauigkeit relativ zum pn-Übergang positioniert sein wiedie Feldringe.
    [0014] DerErfindung liegt die Erkenntnis zugrunde, dass der parasitäre Sperrstrombei der Anwesenheit einer durch Oberflächenladungen erzeugten Inversionsschicht(Channel) wesentlich vom elektrischen Widerstand dieser Schichtabhängt.Mit der erfindungsgemäßen Oberflächenstrukturwird der elektrische Oberflächenwiderstanderhöht,wodurch die Wirkung der Oberflächenladungenabgeschwächt undschädlicheFeldspitzen vermieden werden.
    [0015] Beieiner bevorzugten Ausführungsformdes Leistungs-Halbleiterbauelements ist die mindestens eine Vertiefungder Oberflächenstrukturmit einem dielektrischen Material gefüllt. Vorzugsweise ist auf die Hauptoberfläche desHalbleiterkörpersim Bereich des Randabschlusses eine die Oberflächenstruktur abdeckende Passivierungsschichtaus dielektrischem Material aufgebracht.
    [0016] DieOberflächenstrukturkann grundsätzlich unterschiedlichbeschaffen sein. Bei einer bevorzugten Ausführungsform ist die mindestenseine Vertiefung der Oberflächenstrukturals ringförmigerGraben ausgebildet. Es hat sich gezeigt, dass sich die maximaleSperrspannung insbesondere dann besonders wirkungsvoll erhöhen lässt, wenndas Verhältniszwischen der Breite und Tiefe der Gräben gleich oder vorzugsweisekleiner 1 ist. Als besonders vorteilhaft haben sich in der PraxisGräbenmit einer Tiefe erwiesen, die kleiner als 15 μm ist und mit einer Breite,die kleiner als deren Tiefe ist.
    [0017] DieGräbenlassen sich währendder Herstellungsprozesse des Halbleiterbauelements ohne großen Aufwandherstellen. Die hierfürerforderlichen Prozessschritte, beispielsweise chemisches Ätzen oderplasmaunterstütztesTrockenätzen,sind dem Fachmann bekannt.
    [0018] Beieiner Kristallorientierung in (100)-Richtung des Halbleiterkörpers hatsich eine in der Art einer Waffel ausgebildete Oberflächenstrukturmit einer Vielzahl von Vertiefungen als besonders vorteilhaft erwiesen.In der Art einer Waffel gefaltete Oberflächen als solche sind bei Solarzellenzur Verringerung der Reflexionen bekannt. Diesbezüglich wird aufdie US 4 137 123 verwiesen,auf die ausdrücklich Bezuggenommen wird.
    [0019] BeiLeistungs-Halbleiterbauelementen, die über einen Channelstopper imBereich des Randabschlusses verfügen,ist die Oberflächenstrukturvorzugsweise zwischen dem Channelstopper und dem Oberflächenbereichangeordnet, in den das wenigstens eine Halbleitergebiet des anderenLeitungstyps eingebettet ist.
    [0020] BeiHalbleiterbauelementen, die im Randbereich mit einer durch Isolationsdiffusionhergestellten Zone abgeschlossen sind, ist die Oberflächenstruktur vorzugsweisezwischen dem Oberflächenbereich,in den das wenigstens eine Halbleitergebiet des anderen Leitungstypseingebettet ist, und der durch Isolationsdiffusion hergestelltenZone angeordnet. Wenn im Bereich des Randabschlusses noch zusätzlich feldbegrenzendeRinge vorgesehen sind, ist die Oberflächenstruktur vorzugsweise zwischenden feldbegrenzenden Ringen und der durch Isolationsdiffusion hergestelltenZone angeordnet. Weitere Vertiefungen können zur Faltung der Oberfläche auchzwischen den feldbegrenzenden Ringen vorgesehen sein.
    [0021] Nachfolgendwird die Erfindung anhand der in den Zeichnungen dargestellten Ausführungsbeispielenäher erläutert.
    [0022] Eszeigen:
    [0023] 1 einenThyristor als Leistungs-Halbleiterbauelement im Querschnitt nachdem Stand der Technik, der überfeldbegrenzende Ringe und einen Channelstopper verfügt,
    [0024] 2 eineSperrkennlinie des Thyristors von 1, wennsich ein Kanal noch nicht ausgebildet hat,
    [0025] 3 Sperrkennlinieneines Thyristors von 1, der nicht über einenChannelstopper verfügt,
    [0026] 4 Sperrkennliniendes Thyristors von 1 mit Channelstopper, wenn sichein Kanal ausgebildet hat,
    [0027] 5 eineschematische Darstellung der Raumladungszone des Thyristors von 1 imFalle einer relativ geringen Inversion,
    [0028] 6 dieRaumladungszone des Thyristors von 1 im Falleeiner relativ starken Inversion,
    [0029] 7 einerfindungsgemäßes Halbleiter-Bauelementim Querschnitt,
    [0030] 8 daserfindungsgemäße Halbleiter-Bauelementvon 7 in der Draufsicht,
    [0031] 9 eineschematische Darstellung der Oberflächenladungen und des Feldlinienverlaufsim Bereich eines Grabens bei dem erfindungsgemäßen Halbleiterbauelement von 7,
    [0032] 10 eineschematische Darstellung der Oberflächenladungen und des Feldlinienverlaufsbei einer alternativen Ausführungsformdes erfindungsgemäßen Halbleiterbauelements,bei dem die Oberflächenstrukturin der Art einer Waffel ausgebildet ist,
    [0033] 11 einevereinfachte perspektivische Darstellung der Waffelstruktur von 10 und
    [0034] 12 eineLeistungs-Diode im Querschnitt mit der erfindungsgemäßen Oberflächenstrukturim Bereich des Randabschlusses.
    [0035] 1 zeigteinen nach dem Stand der Technik in Planartechnik hergestelltenThyristor im Querschnitt. Zur Herstellung des Thyristors findetals Halbleiterkörper 1 einen–-leitendeSiliziumscheibe ((111)-Si) Verwendung, die eine obere Hauptoberfläche 2 undeine untere Hauptoberfläche 3 aufweist. DieAbgrenzung der einzelnen Thyristoren in der Siliziumscheibe 1 erfolgtmit einer p+-Isolationsdiffusion von Seitender oberen und unteren Hauptoberfläche 2, 3,wodurch ein p+-leitender Bauelementenrand 4 entsteht.Mit einer weiteren Diffusion wird in dem an die untere Hauptoberfläche 3 angrenzendenOberflächenbereicheine p+-leitende Zone 5 hergestellt.Es entsteht ein pn-Übergang 16,der sich im Randbereich bis zu der oberen Hauptoberfläche 2 erstreckt. Aufdie untere Hauptoberfläche 3 isteine ganzflächigeAnodenmetallisierung 6 aufgebracht.
    [0036] Indem an die obere Hauptoberfläche 2 angrenzendenOberflächenbereichbefinden sich eine p+-leitende Basisschicht 7 miteiner Metallisierung 8 für den Gateanschluss. In derp+-leitenden Zone 7 liegt einen+-leitende Zone 9 mit einer Metallisierung 10 für den Kathodenanschluss.Zwischen der p+-leitenden Zone 7 unddem p+-leitenden Bauelementenrand 4 liegendrei im Abstand zueinander angeordnete feldbegrenzende Ringe (Guard-Ringe) 11, 12, 13, diedurch einen Bordiffusionsprozess gleichzeitig mit dem an die Hauptoberfläche 2 angrenzendenOberflächenbereichder Zone 7 hergestellt werden. Zwischen den Guard-Ringen 11, 12, 13 unddem p+-leitenden Bauelemetenrand 4 istein sogenannter Channelstopper 14 angeordnet, der in einemPhosphor-Diffusionsprozesshergestellt wird, in der Regel zusammen mit der Zone 9.Der Randabschluß des Thyristorsist mit dem Bezugszeichen 60 bezeichnet.
    [0037] Indem Bereich der oberen Hauptoberfläche 2 zwischen derp+-leitenden inneren Zone 7 undder p+-leitenden Randzone 4 undzum Teil überlappend mitdiesen ist auf das Halbleitersubstrat eine Glaspassivierung 15 aufgebracht.
    [0038] 2 zeigteine Sperrkennlinie des Thyristors von 1, wobeisich an der oberen Hauptoberfläche 2 einedurch Oberflächenladungenerzeugte Inversionsschicht (Channel) noch nicht ausgebildet hat.
    [0039] 3 zeigtSperrkennlinien eines Thyristors von 1, der jedochnicht übereinen Channelstopper verfügt,wenn Oberflächenladungenvorliegen und sich eine Inversionsschicht (Channel) mit von A nachB zunehmender Inversion ausgebildet hat. Die Folge sind erhöhte Sperrverlusteund Instabilitäten derSperreigenschaften.
    [0040] EinChannelstopper kann zwar das Entstehen sogenannter Anlaufströme in denSperrkennlinien IR gegen UR verhindern,dennoch zeigt sich eine Degradation der Sperrkennlinie, die abererst bei höherenSpannungen auftritt, wenn bei Anwesenheit einer hohen Oberflächenladungeine Inversionsschicht hart an die n+-Zonedes Channelstoppers stößt. Dort liegendann hohe Gradienten der Ladungsträgerkonzentration vor, was schließlich zurInjektion von Ladungsträgernin die Raumladungszone führt.
    [0041] 4 zeigtSperrkennlinien des Thyristors von 1, der über einenChannelstopper verfügt, wennOberflächenladungenvorliegen und sich eine Inversionsschicht (Channel) mit von A nachC zunehmender Inversion ausgebildet hat. Die Folge ist, dass diespezifizierte maximale Sperrspannung nicht erreicht wird. Dies kannsogar zum Verlust der Sperrfähigkeitführen.
    [0042] Die 5 und 6 sollendie Ausbildung der Raumladungszone 18 im Bereich des Randabschlussesdes Thyristors von 1 verdeutlichen, wobei aus Gründen derbesseren Übersichtlichkeitauf die Darstellung der Glaspassivierungsschicht verzichtet wird.Die einander entsprechenden Zonen sind mit den gleichen Bezugszeichenversehen. Die Oberflächenladungen 17 sindals bewegliche Dipolmoleküleangedeutet, wie sie üblicherweise inden Vergussmassen der gekapselten Leistungs-Halbleiterelemente anzutreffensind. Die Konzentration der Ladungen reicht noch nicht aus, um dieOberflächezu invertieren. Die Raumladungszone im Bereich des pn-Übergangs 16 erstrecktsich bereits von der oberen Hauptoberfläche 2 tief in die n–-leitendeZone 1. Die resultierende Durchbruchspannung entsprichtetwa der Volumendurchbruchspannung, da die Raumladungszone an derOberflächegedehnt ist. Die Sperrkennlinie entspricht den Kennlinien von 2.
    [0043] 6 zeigtdie Ausbildung der Raumladungszone des Thyristors von 1 imFalle einer relativ starken Inversion bei vorhandener Polarisation.In diesem Fall bildet sich in der n–-leitendenZone 1 im Bereich der oberen Hauptoberfläche 2 außerhalbdes Channelstoppers 14 eine oberflächennahe p-Inversionsschicht 19 undin der p+-leitenden Randzone 4 eineoberflächennahen-Inversionsschicht 20 aus. Es entsteht somit eine Abfolgeder n+-Zone des Channelstoppers 14,der p-Inversionsschicht 19,der n-Inversionsschicht 20 und schließlich der p+-Randzone 4.Die Abfolge dieser Zonen ist mit einer pnpn-Schichtenfolge einerShockley- Diode vergleichbar.Es handelt hierbei sich um eine oberflächennahe (laterale) pnpn-Struktur.
    [0044] Aufgrundder pnpn-Schichtenfolge fließtein parasitärerOberflächenstrom,wobei die Übergänge zwischenden beiden n- bzw. p-Inversionsgebieten 19, 20 aufDurchlass und die beiden äußeren Übergänge in Sperrrichtunggepolt sind. In einem derartige Fall würde die pnpn-Schichtenfolgeeiner Shockly-Diode sperren. Da aber die äußeren Übergänge wegen der steilen Ladungsträgergradientenkeine hohe Sperrfähigkeitbesitzen, tritt hier ein sich aufschaukelnder Verstärkungsmechanismusauf. Die Sperrkennlinien zeigen daher mit zunehmender Inversioneinen Verlauf, der von A nach B übergeht (4),währendmehr und mehr Ladungsträgerin die Raumladungszone injiziert werden. Mit zunehmender Inversiontritt dann ein filamentartiger Stromfluss auf, der zum Entsteheneines Brennkanals und letztlich zum zerstörenden Kurzschluss führt (4: KennlinieC).
    [0045] 7 zeigtden erfindungsgemäßen Thyristor,der überdie erfindungsgemäße Oberflächenstrukturverfügt.In dem an die Hauptoberfläche 2 angrenzendenOberflächenbereichzwischen dem Channelstopper 14 und der p+-leitendenRandzone 4 und zwischen den Guard-Ringen 11, 12, 13 unddem Channelstopper 14 sind Gräben 21 bzw. 22 ausgebildet.Sie liegen damit innerhalb der in den 5 und 6 gezeigtenRaumladungszone 18, die sich bei einer an dem Übergangzwischen den Halbleitergebieten entgegengesetzten Leitungstyps anliegenden Spannungausbildet. Ein weiterer Graben 23 befindet sich zwischenden Guard-Ringen 12 und 13.Die Gräbensind in den Halbleiterkörpergeätzt.Sie haben vorzugsweise eine Tiefe und Breite, die zwischen 4 μm bis 6 μm liegt.Die Abmessungen der Gräbenkönnenan die üblicheMaskentechnik angepasst werden. Ihre Anzahl kann je nach Sperrspannungsdimensionierungdes Halbleiterkörpersbeliebig groß sein.
    [0046] Indie Gräbensind eine oder mehrere dielektrische Schichten 24, beispielsweiseaus Passivierungsglas eingebracht. Das Passivierungsglas 25 decktauch die obere Hauptoberfläche 2 desHalbleiterkörperszwischen der inneren p+-leitenden Zone 7 undder p+-leitenden Randzone 4 ab.
    [0047] DieGräben 21 und 22 stellensicher, dass ein wesentlicher Anteil der elektrischen Spannung über dieOberflächenbereicheabfällt,in denen Gräbenangeordnet sind. Da der Spannungsabfall an den Übergängen von den äußeren dotiertenZonen zu den benachbarten Inversionsschichten damit relativ geringerausfällt,tritt der oben beschriebene Verstärkungsmechanismus nicht mehrauf.
    [0048] 8 zeigtden Thyristor mit den ringförmigenGräbenin der Draufsicht, wobei zur Vereinfachung der Darstellung die abgerundetenEcken nicht dargestellt sind.
    [0049] 9 veranschaulichtdie Oberflächenladungen 17 undden Feldlinienverlauf 28 im Bereich eines ringförmigen Grabens 21, 22.Die außerhalb desGrabens liegenden Bereiche höhererOberflächenleitfähigkeitsind mit den Bezugszeichen 25 und der innerhalb des Grabensliegende Bereich geringer Oberflächenleitfähigkeitmit 26 bezeichnet. Innerhalb des Grabens ist die Inversiongering bzw. nicht vorhanden, währendsich außerhalbdes Grabens ein Inversionskanal 27 ausbildet.
    [0050] Eshat sich gezeigt, dass die Wirkung der Gräben umso besser ist, je kleinerdas Verhältnisvon Tiefe zu Breite ist. Daher werden möglichst schmale Gräben angestrebt,die vorzugsweise durch reaktives Ionenätzen (RIE) hergestellt werden.Der Bahnwiderstand an der Oberflächezwischen Kathode und Anode des Leistungs-Halbleiterbauelements wird umsogrößer, jemehr Gräbeneingebracht werden. Eine Vielzahl von Gräben hat auch den Vorteil, dass eventuellvorhandene Brückenweniger ins Gewicht fallen, wodurch der geschaffene Randabschussrelativ unempfindlich gegen Maskenfehler wird.
    [0051] VonVorteil ist, dass fürdie Herstellung der Gräbennur ein zusätzlicherMasken- und Ätzschritt vorder Passivierung mit dem Glas erforderlich ist. Die Anwendung dererfindungsgemäßen Oberflächenstrukturist nicht auf bipolare Leistungs- Halbleiterbauelementebeschränkt.Die Oberflächenstruktur lässt sichebenso bei IGBT'sund Leistungs-MOSFET's,die mit oder ohne Diffusionstechnik hergestellt werden, in vorteilhafterWeise einsetzen.
    [0052] Anstelleeiner Vielzahl von ringförmigenGräbenkann aber auch eine in der Art einer Waffel ausgebildete Oberflächenstrukturmit einer Vielzahl von Vertiefungen vorgesehen sein. Die Ausbildungund Herstellung der waffelförmigenOberflächenstruktur istin der US-A-4 137 123 im einzelnen beschrieben, auf die ausdrücklich Bezuggenommen wird. Sie zeichnet sich durch eine Vielzahl von Vertiefungen aus,die von dreieckförmigenFlächenbegrenzt werden. Die waffelförmigeOberflächenstrukturist auch in der DE 195 22 539 und DE 199 62 136 beschrieben,auf die ebenfalls ausdrücklichBezug genommen wird.
    [0053] DiewaffelförmigeOberflächenstrukturfindet vorteilhafterweise Verwendung bei Halbleiterkörpern miteiner Kristallorientierung in (100)-Richtung, die beispielsweisebei IGBT- und MOSFET Leistungs-Halbleiterbauelementen eingesetztwerden. Die Bereiche auf dem Halbleiterchip, auf denen die waffelförmige Oberflächenstrukturvorzusehen ist, entsprechen den Bereichen, in denen die unter Bezugnahmeauf die 7 bis 9 beschriebenen ringförmigen Gräben angeordnetsind.
    [0054] 10 zeigtdie waffelförmigeOberflächenstrukturmit den polarisierten Dipolmolekülen 29 und denFeldlinienverlauf 30 im Querschnitt unmittelbar nach Abschaltender am pn-Übergangin Sperrrichtung anliegenden Spannung, nachdem sich eine Polarisationausgebildet hat. Die Vertiefungen 31 sind mit Passivierungsglas 32 gefüllt, dasauch als Schicht auf die obere Hauptoberfläche 2 des Halbleiterkörpers aufgebrachtist. 10 zeigt, dass der polarisierte Zustand noch „eingefroren" ist.
    [0055] 11 zeigtdie strukturierte Oberflächein vereinfachter perspektivischer Darstellung. Die Oberflächenstrukturkann durch orientierungsabhängiges, strukturiertes Ätzen hergestelltwerden. Ein Verfahren zur Herstellung einer regelmäßigen Pyramidenstrukturmittels maskierter Ätzungist beispielsweise in der DE195 22 539 beschrieben. Die US-A-4 137 123 beschreibt einVerfahren zur Herstellung einer unregelmäßigen Pyramidenstruktur, dieebenfalls vorgesehen sein kann.
    [0056] Alsvorteilhaft hat sich eine höhereDotierung an der Oberflächedes Halbleiterkörpersim Bereich der Pyramidenstruktur erwiesen. Hierdurch lässt sich eineInversion an den Spitzen der Pyramiden vermeiden. Die Bereiche höherer Dotierung(n+) sind in den 10 und 11 gekennzeichnet.Bei der Dimensionierung der n+ Dotierung muß man aber darauf achten, daß nur sovieleDonatoren an den Spitzen der Pyramiden hinzugefügt werden, wie in den Vertiefungenentfernt werden, um die Raumladungszone in ihrer gesamten Ausdehnungnicht zu behindern.
    [0057] EinehöhereDotierung an den Spitzen der Pyramiden lässt sich beispielsweise dadurcherreichen, dass man den Bereich des Channelstoppers breiter gestaltetund dann in dieser breiteren n+-Zone dieStrukturätzungvornimmt. Die Kombination mit einer höheren n+-Dotierungan der Oberflächeder Pyramidenstruktur ist nicht auf die Strukturätzung der (100)-Kristalle beschränkt. Sielässt sichauch bei einem Halbleiterkörpermit einer Kristallorientierung in (111)-Richtung zwischen den unterBezugnahme auf die 7 bis 9 beschriebenenringförmigenGräbenin vorteilhafter Weise verwenden.
    [0058] 12 zeigteine in Planartechnik hergestellte Leistungs-Diode im Querschnitt.Der n–-dotierteHalbleiterkörper 51 weisteine an die untere Hauptoberfläche 52 angrenzenden+-dotierte Zone 53 auf, auf dieeine Kathodenmetallisierung 54 aufgebracht ist. Eine innerep+-dotierte Zone 55 befindet sichin dem an die obere Hauptoberfläche 56 angrenzendenOberflächenbereich.Auf die p+-dotierte Zone 55 isteine Anodenmetallisierung 57 aufgebracht. Der Randbereichdes Halbleiterkörperswird von einem Channelstopper 58 abgeschlossen. Zwischender inneren p+-dotierten Zone 55 unddem Channelstopper 58 liegen die oberflächennahen ringförmigen Gräben 59,die unter Bezugnahme auf die 7 bis 9 beschriebensind.
    [0059] DieLeistungs-Diode verfügtnicht überfeldbegrenzende Ringe (Guard-Ringe). Anstelle der Guard-Ringe sinddie oberflächennahenGräben 59 gestaffeltangeordnet. Der Abstand zwischen jeweils zwei benachbarten Gräben nimmtvon der inneren p+-dotierten Zone 55 nachaußenbis zu dem Channelstopper 58 kontinuierlich zu. In diesemFall erfordert die Maskentechnik für die Herstellung eine höhere Präzision inBezug auf die Zone 55. Mittels einer dem Fachmann bekanntengestaffeltenAnordnung der Gräben – ähnlich wiebei Feldringen, – wirderreicht, dass die maximal erreichbare Sperrspannung besser ausgenutztwird und Instabilitätenvermieden werden.
    权利要求:
    Claims (10)
    [1] In Planartechnik hergestelltes Leistungs-Halbleiterbauelementmit einem Halbleiterkörper(1) des einen Leitungstyps, in dessen an eine Hauptoberfläche (2)angrenzenden Oberflächenbereichwenigstens ein Halbleitergebiet (7) eines anderen, zu dem einenLeitungstyp entgegengesetzten Leitungstyps eingebettet ist, einemdas Halbleiterbauelement abschließenden Randabschluss (60),der sich an den Oberflächenbereich(2), in den das wenigstens eine Halbleitergebiet (7)des anderen Leitungstyps eingebettet ist, anschließt, wobeisich bei einer an dem Übergangzwischen den Halbleitergebieten (1, 7) entgegengesetztenLeitungstyps anliegenden Spannung in dem Randabschluss (60)eine Raumladungszone (18) ausbildet, dadurch gekennzeichnet, dassin dem an die Hauptoberfläche(2) angrenzenden Oberflächenbereichdes Randabschlusses (60) eine mindestens eine Vertiefung(21, 22) aufweisende oberflächennahe Struktur derart ausgebildetist, dass die Oberflächenstrukturinnerhalb der Raumladungszone (60) liegt, die sich beieiner an dem Übergangzwischen den Halbleitergebieten entgegengesetzten Leitungstyps anliegendenSpannung ausbildet.
    [2] Leistungs-Halbleiterbauelement nach Anspruch 1, dadurchgekennzeichnet, dass die mindestens eine Vertiefung (21, 22)der Oberflächenstruktur miteinem dielektrischen Material (24) gefüllt ist.
    [3] Leistungs-Halbleiterbauelement nach Anspruch 1 oder2, dadurch gekennzeichnet, dass auf die Hauptoberfläche (2)des Halbleiterkörpers(1) im Bereich des Randabschlusses (60) eine Passivierungsschicht(25) aus dielektrischem Material aufgebracht ist.
    [4] Leistungs-Halbleiterbauelement nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass die mindestens eine Vertiefung derOberflächenstrukturals ringförmigerGraben (21, 22) ausgebildet ist, wobei das Verhältnis zwischender Breite und Tiefe des Grabens gleich oder kleiner 1 ist.
    [5] Leistungshalbleiterbauelement nach Anspruch 4, dadurchgekennzeichnet, dass der Graben (21, 22) eineTiefe aufweist, die kleiner als 15 μm ist.
    [6] Leistungshalbleiterbauelement nach Anspruch 4 oder5, dadurch gekennzeichnet, dass der Graben (21, 22)eine Breite aufweist, die kleiner oder gleich als dessen Tiefe ist.
    [7] Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis3, dadurch gekennzeichnet, dass die Oberflächenstruktur eine in der Arteiner Waffel ausgebildete Struktur mit einer Vielzahl von Vertiefungen(31) ist.
    [8] Leistungshalbleiterbauelement nach einem der Ansprüche 1 bis7, dadurch gekennzeichnet, dass im Bereich des Randabschlusses (60)ein Channelstopper (14) vorgesehen ist, wobei die Oberflächenstruktur(21, 22) zwischen dem Channelstopper und dem Oberflächenbereich,in den das wenigstens eine Halbleitergebiet (7) des anderenLeitungstyps eingebettet ist, angeordnet ist.
    [9] Leistungshalbleiterbauelement nach einem der Ansprüche l bis8, dadurch gekennzeichnet, dass das Halbleiterbauelement in demBereich des Randabschlusses (60) mit einer durch Isolationsdiffusionhergestellten Zone (4) abgeschlossen ist, wobei die Oberflächenstruktur(21, 22) zwischen dem Oberflächenbereich, in den das wenigstenseine Halbleitergebiet (7) des anderen Leitungstyps eingebettet ist,und der durch Isolationsdiffusion hergestellten Zone (4)angeordnet ist.
    [10] Leistungshalbleiterbauelement nach Anspruch 9, dadurchgekennzeichnet, dass im Bereich des Randabschlusses (60)feldbegrenzende Ringe (11, 12, 13) vorgesehensind, wobei die Oberflächenstruktur(21, 22) zwischen den feldbegrenzenden Ringenund dem Oberflächenbereich,in den das wenigstens eine Halbleitergebiet (7) des anderenLeitungstyps eingebettet ist, angeordnet ist.
    类似技术:
    公开号 | 公开日 | 专利标题
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    法律状态:
    2005-10-06| OP8| Request for examination as to paragraph 44 patent law|
    2011-03-14| R018| Grant decision by examination section/examining division|
    2012-01-26| R020| Patent grant now final|Effective date: 20111022 |
    2013-02-04| R082| Change of representative|Representative=s name: OPPERMANN, FRANK, DIPL.-ING., DE |
    2018-10-02| R119| Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee|
    优先权:
    申请号 | 申请日 | 专利标题
    DE102004012884A|DE102004012884B4|2004-03-16|2004-03-16|Power semiconductor device in planar technology|DE102004012884A| DE102004012884B4|2004-03-16|2004-03-16|Power semiconductor device in planar technology|
    US11/079,440| US7030426B2|2004-03-16|2005-03-14|Power semiconductor component in the planar technique|
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